=====实验目的=====
  * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
  * 通过实验理解基本逻辑门电路；
  * 学习用Verilog HDL数据流级描述基本门电路。
=====实验任务=====
设计一个3变量的多数表决电路（当3个输入端中有2个及以上输入1时，输出端才为“1”），然后在实验板上实现自己设计的逻辑电路，并验证是否正确。
=====实验原理=====
3变量的多数表决器，即当三个人中有两个及以上投票的，则通过。定义三个变量A、B、C及投票结果Y，可以得到如下1-3所示的真值表。将Y和A、B、C的关系写成逻辑表达式则得到：\\ 
 
 Y=A’BC+AB’C+ABC’+ABC=AB+BC+AC\\ 
 

{{::3变量表决器真值表.png?nolink&300|}} \\  
=====逻辑电路=====
{{::逻辑电路3变量表决器.png?nolink&400|}}
=====Verilog HDL建模描述=====
3变量表决器程序清单voter3.v\\ 
<code verilog>


  module voter3
    (
      input wire a,           //3个输入变量a、b、c
      input wire b,
      input wire c,
      output wire led         //显示表决结果led
    );
     assign 	led = (a&b)|(b&c)|(a&c);   //根据逻辑表达式得到表决结果
  endmodule
  </code>
=====实验步骤=====
  - 打开Lattice Diamond，建立工程。
  - 新建Verilog HDL设计文件，并键入设计代码。
  - 综合并分配管脚，将输入信号a、b、c分配至拨码开关，将输出信号led分配至板卡上的LED。a/M7,b/M8,c/M9,led/N13
  - 构建并输出编程文件，烧写至FPGA的Flash之中。
  - 按下对应按键/拨动拨码开关，观察输出结果。