====== 实验二　基本组合逻辑电路 ====== \\ ===== 一、实验简介 ===== 本教程以实验为主，结合相应的实验案例，以详细的讲解和实验步骤让大家尽快熟悉FPGA开发的基本流程、Lattice Diamond软件平台的使用方法以及本节实验相关模块的工作原理。 组合逻辑电路是数字电路的重要部分，电路的输出只与输入的当前状态相关的逻辑电路，常见的有选择器、比较器、译码器、编码器、编码转换等等。通过对组合逻辑电路实验的学习，掌握以下知识要点： *熟悉和掌握FPGA开发的基本流程 *掌握Lattice Diamond软件平台的基本使用方法 *掌握基本逻辑门电路以及逻辑的分析和化简方法 *掌握使用Verilog HDL语言描述时序逻辑电路的方法 \\ ===== 二、 背景知识 ===== 组合逻辑电路的特点是任一时刻的输出信号只和当时的输入信号有关。 时序电路种类很多，常见的有选择器、译码器、比较器、编码器等等，这里我们用Verilog HDL来描述几个典型的组合逻辑电路，通过实例的方式学习组合逻辑电路的Verilog HDL建模方法。 在用Verilog HDL描述组合电路时，可以在逻辑门级通过内置的逻辑门元件进行描述，也可以使用数据流描述语句和行为级描述语句进行描述。 \\ ===== 三、 实验环境 ===== *硬件环境：STEP FPGA 实验平台 *软件环境：Lattice Diamond 开发环境 \\ ===== 四、 实验部分 ===== [[实验2-1：2选1选择器]]\\ [[实验2-2：4位比较器]]\\ [[实验2-3：译码器]]\\ [[实验2-4：编码器]]\\