当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下方式：\\
defparam 重定义参数\\
语法：defparam path_name = value ;\\
低层模块的参数可以通过层次路径名重新定义，如下例：\\
<code verilog>
module top ( .....)
input....;
output....;
defparam U1 . Para1 = 10 ;
M1 U1 (..........);
endmodule
module M1(....);
parameter para1 = 5 ;
input...;
output...;
......
endmodule
</code>
在上例中，模块M1参数 para1 的缺省值为5，而模块top实例了M1后将参数的值改为10。