差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 | 后一修订版 两侧同时换到之后的修订记录 | ||
数码管模块 [2017/06/01 10:55] anran [相关资料] |
数码管模块 [2017/06/01 10:56] anran [Verilog代码] |
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行 159: | 行 159: | ||
state <= WRITE; //在配置完发给74HC595的数据同时跳转至WRITE状态,完成串行时序 | state <= WRITE; //在配置完发给74HC595的数据同时跳转至WRITE状态,完成串行时序 | ||
data_reg <= {seg[seg_data_1]|(seg_dot_en[0]?8'h80:8'h00),seg_data_en[0]?8'hfe:8'hff}; | data_reg <= {seg[seg_data_1]|(seg_dot_en[0]?8'h80:8'h00),seg_data_en[0]?8'hfe:8'hff}; | ||
- | //data_reg[15:8]为段选,data_reg[7:0]为段选 | + | //data_reg[15:8]为段选,data_reg[7:0]为位选 |
//seg[seg_data_1] 是根据端口的输入获取相应字库数据 | //seg[seg_data_1] 是根据端口的输入获取相应字库数据 | ||
//seg_dot_en[0]?8'h80:8'h00 是根据小数点显示使能信号 控制SEG1数码管的小数点DP段的电平 | //seg_dot_en[0]?8'h80:8'h00 是根据小数点显示使能信号 控制SEG1数码管的小数点DP段的电平 |