**这是本文档旧的修订版!**
实验2-1 2选1选择器
一、 实验目的
1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法
2)通过实验理解和掌握选择器原理
3)掌握用Verilog HDL描述选择器的方法
二、 实验任务
本实验的任务是描述一个2选1的选择器逻辑单元。
三、 实验原理
四、 代码设计
module mux21
(
INPUT
a ,
b ,
s ,
OUTPUT
led ,
empty
);
DEFINE INPUT
input a;
input b;
input s;
DEFINE OUTPUT
output [9:0] empty;
output [3:0] led;
wire y1;
reg y2;
reg y3;
wire y4;
plan A, Combinational logic style
assign y1=~s&a|s&b;
plan B, using “always” and “if”
always @ (a,b,s)
if(s==0)
y2=a;
else
y2=b;
plan C
always @ ()
if(s==0)
y3=a;
else
y3=b;
plan D
assign y4=s?b:a;
assign led[0]=~y1; led is low active
assign led[1]=~y2;
assign led[2]=~y3;
assign led[3]=~y4;
assign empty=10'b1111111111; led's defualt mode is lighted
endmodule ''