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实验2-1 2选1选择器

一、 实验目的


1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法
2)通过实验理解和掌握选择器原理
3)掌握用Verilog HDL描述选择器的方法

二、 实验任务


本实验的任务是描述一个2选1的选择器逻辑单元。

三、 实验原理

真值表如下图所示:

实验原理图如下图所示:

当s=0时,输出f=a;当s=1时,输出f=b。根据真值表和卡诺图化简我们可以得到f的逻辑方程: f=~s&a|s&b

四、 代码设计

module mux21 ( INPUT a , b , s ,
OUTPUT led , empty ); DEFINE INPUT input a; input b; input s;
DEFINE OUTPUT output [9:0] empty; output [3:0] led;
wire y1; reg y2; reg y3; wire y4;
plan A, Combinational logic style assign y1=~s&a|s&b;

plan B, using “always” and “if” always @ (a,b,s) if(s==0) y2=a; else y2=b;
plan C always @ (
) if(s==0) y3=a; else y3=b;
plan D assign y4=s?b:a;
assign led[0]=~y1;
led is low active assign led[1]=~y2; assign led[2]=~y3; assign led[3]=~y4;
assign empty=10'b1111111111; led's defualt mode is lighted
endmodule ''