差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 | 上一修订版 两侧同时换到之后的修订记录 | ||
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实验1-3_卡诺图变换 [2017/02/24 16:54] zhijun [4.Verilog HDL建模描述] |
实验1-3_卡诺图变换 [2017/02/24 16:54] zhijun |
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| 行 45: | 行 45: | ||
| assign f=b&c&d|a&c&d|a&b&d|a&b&c; | assign f=b&c&d|a&c&d|a&b&d|a&b&c; | ||
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| 由上述逻辑表达式构成的原理图，如下图所示： | 由上述逻辑表达式构成的原理图，如下图所示： | ||
| {{ ::卡诺图原理图.png |}} | {{ ::卡诺图原理图.png |}} | ||