差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 | ||
|
实验1-2_多输入基本门电路 [2017/02/24 16:42] zhijun 创建 |
实验1-2_多输入基本门电路 [2017/02/24 16:44] zhijun |
||
|---|---|---|---|
| 行 5: | 行 5: | ||
| ===== 1.实验目的 ===== | ===== 1.实验目的 ===== | ||
| - | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法// | + | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法 |
| - | * 通过实验理解基本门电路// | + | * 通过实验理解基本门电路 |
| - | * 掌握用Verilog HDL数据流基本门电路的方法// | + | * 掌握用Verilog HDL数据流基本门电路的方法 |
| ===== 2.实验任务 ===== | ===== 2.实验任务 ===== | ||
| - | 利用Verilog语言实现不同的多输入基本逻辑门。// | + | 利用Verilog语言实现不同的多输入基本逻辑门。 |
| ===== 3.实验原理 ===== | ===== 3.实验原理 ===== | ||
| 行 206: | 行 206: | ||
| end | end | ||
| four_in_gates four_in_gates_tb_uut( | four_in_gates four_in_gates_tb_uut( | ||
| - | .a (a) | + | .a(a) |
| - | ); | + | ); |
| endmodule | endmodule | ||