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实验1-1_2输入基本门电路 [2017/02/24 16:27] zhijun |
实验1-1_2输入基本门电路 [2017/02/24 16:55] zhijun |
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| - | ====== 实验一 基本逻辑门 ====== | + | ====== 实验1.1 基本组合逻辑电路 ====== |
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| ===== 1.实验目的 ===== | ===== 1.实验目的 ===== | ||
| - | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法// | + | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法 |
| - | * 通过实验理解基本门电路// | + | * 通过实验理解基本门电路 |
| - | * 掌握用Verilog HDL数据流基本门电路的方法// | + | * 掌握用Verilog HDL数据流基本门电路的方法 |
| ===== 2.实验任务 ===== | ===== 2.实验任务 ===== | ||
| - | 利用Verilog语言实现不同的2输入基本逻辑门。// | + | 利用Verilog语言实现不同的2输入基本逻辑门。 |
| ===== 3.实验原理 ===== | ===== 3.实验原理 ===== | ||
| 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： | 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： | ||
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| - | {{:2选1选择器逻辑单元真值表.png|}} | + | {{ :2选1选择器逻辑单元真值表.png |}} |
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| - | 原理图如下所示： | + | 原理图如下所示： |
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| - | {{:2选1输入电路原理图.png|}} | + | {{ :2选1输入电路原理图.png |}} |
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