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verilog [2019/04/16 16:24]
group003 		verilog [2021/09/13 00:27] (当前版本)
gongyu
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-### Verilog HDL简介+## Verilog HDL简介
 {{::​verilog-logo.jpg?​nolink&​200 |}}  {{::​verilog-logo.jpg?​nolink&​200 |}} 
-Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构。在 FPGA 的设计中，我们有多种设计方式，如绘制原理图、编写描述语言代码等。早期的工程师对原理图的设计方式情有独钟，这种输入方式能够很直观的看出电路的结构并快速理解电路。随着逻辑规模的不断攀升，逻辑电路也越来越复杂，这种输入方式就会显得力不从心，应付简单的逻辑电路还算实用，应付起复杂的逻辑电路就不行了。因此取而代之的便是编写描述语言代码的方式，现今的绝大多数设计都是采用代码来完成的。 +Verilog是Verilog HDL的简称，Verilog HDL是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列[[FPGA]]自动布局布线工具，把网表转换为要实现的具体电路布线结构。在[[FPGA]]的设计中，我们有多种设计方式，如绘制原理图、编写描述语言代码等。早期的工程师对原理图的设计方式情有独钟，这种输入方式能够很直观的看出电路的结构并快速理解电路。随着逻辑规模的不断攀升，逻辑电路也越来越复杂，这种输入方式就会显得力不从心，应付简单的逻辑电路还算实用，应付起复杂的逻辑电路就不行了。因此取而代之的便是编写描述语言代码的方式，现今的绝大多数设计都是采用代码来完成的。 
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-=== 基础概念 ​=== +### 1. 基础概念
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   * [[四值逻辑]]   * [[四值逻辑]]
   * 常数   * 常数
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   * [[抽象级别]]   * [[抽象级别]]
  
------                                                                                                                     +### 2. 重要概念
-=== 重要概念 ​=== +
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   * [[wire & reg]]   * [[wire & reg]]
   * [[阻塞赋值 & 非阻塞赋值]]   * [[阻塞赋值 & 非阻塞赋值]]
行 34: 行 31:
   * [[模块例化]]   * [[模块例化]]
  
------    +### 3. Verilog关键字  ​
-=== Verilog关键字 ​===  +
 |  [[always]] ​ |  [[and]] ​ |  [[assign]] ​ |  [[automatic]] ​ |  [[begin]] ​ |  [[buf]] ​ |  [[bufif0 ]] ​ |  [[bufif1 ]] ​  ​| ​   ​ |  [[always]] ​ |  [[and]] ​ |  [[assign]] ​ |  [[automatic]] ​ |  [[begin]] ​ |  [[buf]] ​ |  [[bufif0 ]] ​ |  [[bufif1 ]] ​  ​| ​   ​
 |  [[case]] ​ |  [[casex]] ​ |  [[casez]] ​ |    cell    |  [[cmos]] ​ |    config  ​   |  [[deassign ]] ​ |  [[default]] ​ |    ​ |  [[case]] ​ |  [[casex]] ​ |  [[casez]] ​ |    cell    |  [[cmos]] ​ |    config  ​   |  [[deassign ]] ​ |  [[default]] ​ |    ​
行 53: 行 49:
 |  [[wor ]] ​ |  [[xnor]] ​ |  [[xor ]] ​ |    |  [[wor ]] ​ |  [[xnor]] ​ |  [[xor ]] ​ |   
  
------                               +### 4. 可综合语句
-=== 可综合语句 ​===+
 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点： 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
   -不使用initial。   -不使用initial。
行 71: 行 66:
   -避免在case语句的分支项中使用x值或z值。   -避免在case语句的分支项中使用x值或z值。
  
------ +### 5. 不可综合语句
-=== 不可综合语句 ​===+
   -initial \\  只能在test bench中使用，不能综合。   -initial \\  只能在test bench中使用，不能综合。
   -events ​  ​\\ ​   event在同步test bench时更有用，不能综合。   -events ​  ​\\ ​   event在同步test bench时更有用，不能综合。
行 86: 行 80:
   -延时 \\  以#​开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。如：a=#​10 b; 这里的#​10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;​   -延时 \\  以#​开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。如：a=#​10 b; 这里的#​10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;​
   -与X、Z的比较 \\ 可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。   -与X、Z的比较 \\ 可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。
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 +### 6. 参考文档
 +  - [[https://​verilogguide.readthedocs.io/​en/​latest/​|用Verilog设计FPGA]]，非常完整的在线文档
 +    * {{:​verilogguide-readthedocs-io-en-latest.pdf|PDF电子书版本}}
 +  - {{:​verilogintroduction_nyasulu.pdf|Verilog入门介绍 - PDF}}
 +  - 三篇斯坦福大学的高级逻辑设计实验室的文档：
 +    - {{::​verilogHDL1.pdf|}}
 +    - {{::​verilogHDL2.pdf|}}
 +    - {{::​verilogquickref.pdf|}}
 +  - [[https://​www.fpgatutorial.com/​verilog/​|FPGA教程]]
 +  - {{:​100_2_digitalcircuitlab_vlog1.pdf|数字电路实验室Verilog教程}}
 +  - {{:​coa-verilog_tutorial_esam_1.pdf|Verilog教程}}
 +  - {{:​verilog_introduction.pdf|Verilog介绍}}
 +  - {{:​ecbc_verilog.pptx|ECBC培训教程PPT}}
 +  - {{:​verilogreference.pdf|Verilog语法快速参考}}