差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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fpga_design_tool [2021/09/13 22:55] gongyu [FPGA的开发及工具] |
fpga_design_tool [2021/09/13 22:56] (当前版本) gongyu [2. Verilog语言] |
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| 行 62: | 行 62: | ||
| 在设计FPGA逻辑中有两种硬件设计语言（HDL）可以选择，一种是[[Verilog]] HDL，还有一种是VHDL，在我们的设计中选用普及率更广，更容易上手的[[Verilog]]，具体如何使用，可以参考文章末尾的几个PPT教程。 | 在设计FPGA逻辑中有两种硬件设计语言（HDL）可以选择，一种是[[Verilog]] HDL，还有一种是VHDL，在我们的设计中选用普及率更广，更容易上手的[[Verilog]]，具体如何使用，可以参考文章末尾的几个PPT教程。 | ||
| - | ### 3. 代码规范 | ||
| 规范的代码风格一方面能体现你足够专业，另一方面也是最重要的一方面，代码的规范性有利于开发交流，让代码的可读性大大增强，也有利于降低代码的出错率。 | 规范的代码风格一方面能体现你足够专业，另一方面也是最重要的一方面，代码的规范性有利于开发交流，让代码的可读性大大增强，也有利于降低代码的出错率。 | ||
| * [[硬禾实战营Verilog代码规范]] | * [[硬禾实战营Verilog代码规范]] | ||